的体系规划作业较以往更轻松。现在，该版别支撑英特尔 Agilex FPGA 和 SoC M 系列。

  一个体系级规划示例，展现了 MACsec 和配套的加解密 IP 在 25G/100G 全双工完结中的运用

  一个 Object Constraints Viewer（目标束缚查看器），支撑依据源文件对某项使命或束缚条件进行穿插探查

  一个 Object Set Console（目标集控制台），支撑依照列表、层次结构或类型更轻松地完结目标可视化

  一个 Sweep Hints Viewer（铲除头绪查看器），可显现组成过程中某些目标被铲除的原因

  面向存放器传输级 (RTL) 规划的 Synopsys Design Constraints (SDC) 功用支撑将时序束缚附于 RTL 称号上而非组成后的网表 (Netlist) 称号上。该功用可加速对规划进行束缚的进程，由于规划人能运用规划平分配给各节点的称号，而不用在组成后赋予节点新称号。 组成后静态时序剖析功用有助于在未进行完好编译的情况下预算规划的终究用时，从而将完结这项使命的时刻从数小时降至几分钟。该功用有助于在规划周期内更早地发现将会影响时序收敛的问题。 英特尔 Quartus Prime 软件其他功用特性包含：

  面向内存和 FIFO 功用的可参数化宏，这些宏可在改动外部内存接口或 FIFO IP 装备时进步编译速度。

  增强了定点DSP存放器的打包总结陈述和打包细节陈述，现在它们还包含了存放器称号、存放器运用情况（悉数存放、部分存放或未存放）和避免存放器打包的原因等其他信息。

  一个新的Exploration Dashboard（发现与探究仪表板），它会汇总和比较来自多个项目的编译成果，便于决议最好的完结计划。

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